数字音频技术(第6版) 154

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　　第4章数字音频还音12
　　能由其他因素引起。比如，图样相关时基抖动可以与音频信号的极性和频率相关。当被编码音频信号的电平较低且为单一频率时，多个高位比特的同时改变会反映出信号的极性，并且图样相关时基抖动也会发生在那个频率。任何没有对其数据字进行扰码的串行格式都易于出现这种象，有了扰码以后，这种图样相关时基抖动就能被去相关，因此也就变得无害。
　　输入数据
　　偷出数据
　　接口输
　　接口
　　接口输
　　入信号
　　接收
　　发射机
　　出信号
　　输入定时
　　解码器时钟
　　妾收机时钟
　　时钟提取PLL
　　时基抖动削弱PLL
　　用于数据解码和输出
　　时的是另外
　　钟
　　双时钟收发机架构的
　　子，它提供
　　提取和时基抖动削弱功能
　　在具有多个设备的更为复杂的装置中，时基抖动保护也变得更为复杂。如果各台设备是相互级联的，并且没有一个主时钟信号，则定时是从每个前一级设备生成出来的，前一级设备则是从它的输入数据中把定时提取出来。一些设备能让时基抖动通过，甚或是放大某些时基抖动成分。例如，即使采用一个PLL削弱了高频时基抖动，低频时基抖动仍旧可能通过。
　　因此时基抖动是累积的，直到导致下游设备失锁。为了在一个信号链路中获得更准确的传输每台设备必须与一个按星形联结分配的主时钟进行频率锁定。各台设备必须同时具有数据输入和外部时钟输入。外部时钟的使用有时候也被称为主时钟同步。每台设备忽略其输入信号中的时基抖动，取而代之的是接受来自于主参考源的时钟信号，时基抖动就不会累积了连中的同步问题将在第13章讨论。
　　4106转换器中的时基抖动
　　整个数字音频链路中，时基抖动必须被控制，但在转换器上这一问题是更为关键的须仔细小心地让AD和D/A转换器使用的时钟信号中的时基抖动降到最低，各种缺陷将导致输出模拟波形的劣化。在AD转换器中获取音频采样点时必须特别转换器中的时基抖动将导致在错误的时刻捕获错误的采样点（不正确的幅度值）。并且，即使这些采样点用一个时钟没有时基抖动的D/A转换器呈现出来，所得结果也只是在正确的时的一些错误采样点而已。误差的幅度正比于音频信号的斜率，误差的幅度在更高的音频频率处增大。时基抖动在AD转换器时钟中是最重要的。石英晶体振荡器一般具备低于10ps均方根